消息称三星调整1c nm DRAM内存设计：牺牲外围密度以保障良率

2 月 11 日消息，韩媒 ZDNet Korea 当地时间昨日报道称，三星电子对其正在研发中的下一代 1c nm 制程 DRAM 内存进行了设计调整，以期更快实现良率提升。

报道称，三星此前为 1c nm 内存设定了更为严格的线宽要求，目的是增加存储密度，提升单位晶圆的位元产出，进而建立相较竞争对手的成本优势。不过更低的线宽也意味着对工艺稳定性的要求更高，这对三星造成了良率方面的压力。

知情人士宣称，三星电子在 2024 年底对 1c nm DRAM 的设计进行了更改：核心电路线宽保持不变，外围电路线宽的要求则被放松，目的是尽快让 1c nm 的良率上升至支持大规律量产的水平。

考虑到 1c nm 将被用于 HBM4 内存、此前 1b nm 面临一系列良率问题等因素，1c nm 是否能顺利进入量产将深刻影响三星电子未来数年在 DRAM 领域的竞争力。